Cours de logique combinatoire et d’algèbre de BOOLE

Extrait du cours de logique combinatoire et d’algèbre de BOOLE

III.1 Addition binaire
III.1.a Demi-additionneur
Addition et soustraction sont deux opérations arithmétiques de base. Commençons par l’addition de deux nombres binaires, la soustraction sera étudiée dans le prochain paragraphe. En base 2 l’addition de deux bits s’écrit : Comme en décimal, nous devons donc tenir compte d’une éventuelle retenue (carry). La figure 1 montre la décomposition de l’addition de deux nombres binaires de quatre bits.
III.1.b Additionneur
Il faut en fait tenir compte de la retenue des bits de poids inférieurs, un circuit additionneur doit donc comporter trois entrées et deux sorties, comme représenté sur la figure 4. Ce serait possible en combinant deux demi-additionneurs comme présenté par la figure 5. En pratique pour minimiser le nombre de composants, ou de portes dans un circuit intégré, un tel additionneur est réalisé directement.Les entrées A et B représentent les bits à additionner et R le report de la retenue de l’addition des bits de poids inférieurs. La sortie S représente le résultat de la somme et C la retenue.
III.1.c Addition en parallèle
L’addition de nombres comptant plusieurs bits peut se faire en série (bit après bit) ou en parallèle (tous les bits simultanément). La figure 8 montre l’exemple d’un additionneur 4 bits comptant quatre « Full Adders », comparables à celui schématisé figure 7, montés en parallèle ou en cascade. Chaque additionneur FAi est affecté à l’addition des bits de poids i. L’entrée correspondant au report de retenue pour FA0 est imposée à 0 (en logique positive). La retenue finale C indique un dépassement de capacité si elle est égale à 1. Le temps d’établissement du résultat correspondant au temps de propagation des retenues au travers des diverses cellules. Si t est le temps réponse d’une cellule, la sortie S0 et la retenue R0 sont valables après un retard t, la sortie S 1 et la retenue R 1 ne sont correctes qu’après un retard 2 t, et ainsi de suite. La figure 9 présente un exemple de réalisation logique d’un additionneur de deux mots de 2 bits.
III.1.d Addition séquentielle
Dans un additionneur séquentiel chacun des nombres A et B est représenté par un train d’impulsions (figure 10) synchrones par rapport à un signal d’horloge. L’ordre chronologique d’arrivée des impulsions correspond à l’ordre croissant des poids : le bit le moins significatif se présentant le premier. Ces impulsions sont injectées sur les deux lignes d’entrée d’un additionneur (figure 11). A chaque cycle d’horloge, la retenue provenant des bits de poids inférieurs doit être mémorisée (par exemple, à l’aide d’une bascule D qui sera étudiée dans le chapitre suivant).

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