Régime de saturation

Quand la tension drain/source augmente, le potentiel le long du canal augmente et réduit l’épaisseur de la couche d’inversion. Pour une tension de polarisation VD= VDSAT, la capacité MOS n’est plus en inversion coté drain. On dit alors que le canal est en régime de pincement. Le transistor continue de conduire, mais le courant de sortie n’augmente plus avec la tension de drain: on est en régime de saturation (Fig. 9). Le régime de saturation s’obtient pour un transistor peu dopé avec un oxyde mince en considérant la densité de porteurs nulle à l’interface. On obtient alors l’expression de la tension et du courant de saturation [Mathieu’96].

Le MOS extrinsèque

Une structure MOS n’est jamais parfaite à cause des éléments parasites (résistifs, capacitifs et inductifs) apportés entre autres par la grille, les jonctions source/drain et les contacts. Pour créer l’effet de champ, on doit ainsi déposer une couche diélectrique (l’oxyde de grille) et une grille sur le semiconducteur. Pour créer le canal et y accéder, on rajoute de même les zones de diffusion de source et drain de chaque côté de celui-ci. Pour contacter les quatre terminaux de source, drain, grille et substrat on dépose des contacts métalliques et des interconnexions. Tous ces éléments rajoutés sont à l’origine d’effets parasites pour la plupart capacitifs et résistifs qui dégradent les performances intrinsèques des dispositifs :
9 Résistance d’accès à la grille (due aux contacts, au type de grille utilisé).
9 Résistances d’accès au drain et à la source (dues aux contacts, aux extensions et aux source/drain siliciurées ou non).
9 Résistances d’accès au substrat.
9 Capacités grille/drain et grille/source: capacités de bord (fringe) et de recouvrement (overlap).
9 Capacités drain/substrat et source/substrat(capacités métalliques et de jonction).
9 Capacité drain/source (capacité métallique et de proximité).
9 Capacités grille/substrat.
On nomme alors MOS extrinsèque la structurecomposée de tous ces éléments parasites, par opposition au MOS intrinsèque qui joue le rôle d’une source idéale de courant [Haslett’69] (Fig. 11).

Les effets de canaux courts

Avec la réduction des dimensions, des effets parasites qui étaient négligeables pour de grandes longueurs de grille peuvent devenir importants. Pour les générations de transistors ayant une longueur de grille de 50 nm ou moins,la suppression du courant de fuite devient undéfi technologique de plus en plus difficile à résoudre. Ce problème, qui porte le nom générique d’effets de canal court (short channel effects, SCE), limite à terme la réduction d’échelle des transistors MOSFETs conventionnels.

L’effet de canal court (roll-off)

Dans un canal court, l’étendue des zones désertées du côté de la source et du drain devient non négligeable devant la longueur du canal; par conséquent, on ne peut plus supposer le champ électrique uniquement transverse mais prendre en compte également sa composante longitudinale. Il s’en suit que la grille ne contrôle qu’une charge globalement moins importante dans le canal, d’où une chute de la tension de seuil.
Afin de minimiser cet effet de « partage de charge » (charge sharing), on doit rendre les lignes de potentiel les plus parallèles au canal possible en renforçant le dopage du canal ou en réduisant l’épaisseur de l’oxyde de grille. La solution classique pour juguler le roll-offconsiste à augmenter localement le dopage du substrat (poches ou pockets) afin d’empêcher les lignes de champ électrique venant de la région dudrain de pénétrer dans le canal.

L’effet de canal court inverse (roll-up)

Ce phénomène est le résultat d’une non-uniformité du dopage de substrat ainsi que de la variation de l’épaisseur d’oxyde de grille. Ainsi, lorsque LGdiminue, le dopage moyen vu par la grille est plus important et la tension de seuil nécessaire pour amener la surface en inversion forte s’en trouve augmentée. Ce phénomène peut être minimisé par des recuits rapides avec des pentes très raides et un palier de quelques secondes à une température très élevée (typiquement 1000°C afin d’activer les dopants).

L’effet DIBL

L’effet DIBL (Drain Induced Barrier Lowering) est attribué à l’influence électrostatique du drain sur la hauteur de barrière de la jonction source-substrat ou barrière d’injection (Fig. 12).
En augmentant la tension de drain, il y a extension de la zone de charge d’espace au niveau du drain. Cette zone de charge d’espace peut aller jusqu’à diminuer la hauteur de la barrière d’injection.

Le perçage (punch-through)

Nous avons vu que la pente sous le seuil est améliorée en utilisant de faibles dopages.
Cependant, avec de faibles niveaux de dopages les zones de désertion issues du drain et de la source s’étendent dans le film jusqu’à pouvoir fusionner (Fig. 14). La barrière de potentiel à la source s’abaisse alors et des porteurs sont injectés dela source vers le drain. Ce passage se fait en profondeur (on parle également de ‘sub-surface DIBL’). Le phénomène de perçage dépend fortement de la tension de drain appliquée et de l’épaisseur des jonctions. Afin de limiter le perçage, on peut augmenter le dopage du substrat afin de diminuer l’extension de la zone de désertion du drain. Cependant, la pente sous leseuil est alors dégradée. Une solution consiste à implanter des zones dopées localisées là où se fait le perçage, c’est-à-dire à la base des jonctions (technologie Halo). On diminue ainsi le perçage sans dégrader la pente sous le seuil.

Les matériaux innovants

Les oxydes haute permittivité (high-k)

La réduction des dimensions des transistors nécessite d’utiliser des épaisseurs d’oxyde de grille de plus en plus fines. Ceci conduit malheureusement à des courants de fuite à travers les grilles plus importants. Un moyen de conserver une capacité équivalente sans trop diminuer l’épaisseur de l’oxyde de grille est alors d’utiliser un matériau à haute permittivité (high-k). Denombreux diélectriques de grille ont été étudiés comme high-kpotentiels (AlO3, HfO2, ZrO 2, etc.) ; l’oxyde d’hafnium HfO 2 semble être un bon candidat pour les diélectriques de permittivité moyenne (εr ≈20) de par son grand gap (5.65 eV) et sa relative stabilité thermodynamique sur le silicium.

Les grilles métalliques

Le développement des dispositifs est axé sur le couple silicium/silice. L’utilisation du silicium polycristallin a permis la mise au point des technologies auto-alignées: on dépose la grille avant implantation des sources et drains des transistors. L’implantation dans la grille permet d’obtenir des grilles Si n + ou p + et d’améliorer la conductivité du silicium polycristallin.
Cependant, le silicium polycristallin même dégénéré reste un semiconducteur. Par conséquent, en condition d’inversion les porteurs dans la grille sont repoussés de l’interface grille-oxyde. Il se crée donc une capacité parasite dans la grille (phénomène de polydepletion), qui diminue la capacité totale de la structure MOS et la rapidité des dispositifs. L’avantage majeur d’utiliser un métal en tant que matériau de grille est doncl’élimination des phénomènes de désertion de grille. De plus, on supprime l’effet de diffusion du bore propre au polysilicium dopé. Les métaux sont cependant très sensibles aux recuits, et les étapes suivant le dépôt de grille peuvent décaler la tension de bandes plates, changer la densité de charges fixes dans l’oxyde et affecter le travail de sortie de la grille.

La technologie ‘silicium-sur-isolant’ (SOI)

On le voit, les effets de canaux courtsdeviennent très préoccupants aux faibles longueurs de grille. Les méthodes pour les limiter sont de plus en plus difficiles à mettre en œuvre et à contrôler. De nouvelles voies ont donc tout naturellement été explorées, comme les technologies SOI.

Introduction – principe de fonctionnement

L’idée à la base de l’élaboration de la technologie SOI (Silicon On Insulator– Silicium Sur Isolant) est assez simple. Dans une plaque classique, en regard de l’épaisseur totale de la plaque (entre 400 et 800 µm) la zone utilisée pour la fabrication et le fonctionnement des transistors est très faible (de 100 à 200 nm, soit moins de 1 ‰ de l’épaisseur totale!). Toute cette épaisseur utilisée uniquement comme support mécanique conduit à des phénomènes parasites comme le latch-up(formation d’un thyristor parasite entre les zones actives via le substrat). D’où l’idée d’isoler la zone électriquement active du transistor du reste de la plaque avec un diélectrique. On obtient ainsi une isolation totale entre les dispositifs et les capacités des régions de source et drain sont réduites par rapport au silicium massif.
Historiquement, la technologie SOI a été développée dans les années 1960-1970 pour des applications ‘niches’ en raison de performances particulières [Celler’03]. On peut notamment citer les applications militaires et spatiales, pour les propriétés de résistance aux radiations ionisantes. Le premier matériau, le silicium sur saphir (SOS), a été suivi par toute une variété de structures SOI. Leur dénominateur commun est d’offrir, grâce à un oxydeenterré (le BOX : Buried OXide), une parfaite isolation diélectrique entre la couche active des circuits et le substrat de silicium massif (Fig. 15).

Introduction

Le caractère novateur des structures multigrilles soulève un certain nombre de questions.
Dans les transistors Triple-grille, le comportement électrostatique des zones de coin est ainsi un effet à étudier. Les effets induits par le fort couplage latéral sont également à même de causer de nouveaux phénomènes, ou de désactiver certains phénomènes observés dans les transistors simple-grille. Ce chapitre, s’appuyant largement sur des mesures électriques et des simulations numériques, se propose d’étudier ces phénomènes. Après être revenu sur les lois d’échelle, les effets de coins sont analysés. Les effets de couplage latéraux, et notamment leur influence sur le couplage vertical vu par la grille avant, seront présentés. Le DIVSB est un couplage drain/canal propre aux structures sur SOI. Après avoir mis en lumière les différents effetsinhérents aux structures Triple-grille, une modélisation analytique de ce phénomène est conduite.

Modélisation du fonctionnement d’un transistor

Equations classiques

La physique des semi-conducteurs se formalise en termes d’équations aux dérivées partielles, d’ordres et de complexités différentes. Les trois équations de base sont l’équation de Poisson, l’équation de transport et l’équation de continuité. Les coefficients et les conditions aux limites de ces équations (tels que la mobilité, le taux de génération-recombinaison, les paramètres du matériau, les conditions limites sur les contacts et aux interfaces) dépendent de la microphysique, de la structure du dispositif et de la tension appliquée. L’équation de Poisson est fondamentale, puisque c’est la méthode habituelle pour trouver la distribution de potentiel électrique à partir de la distribution des charges.

Effets quantiques

Confinement quantique dans un semiconducteur

Dans les transistors MOS modernes, certaines dimensions (épaisseur de l’oxyde, longueur, largeur et épaisseur de canal) ont atteint une taille proche des longueurs d’onde des électrons. Les effets de confinement sont donc à prendre en compte. Les porteurs de charge dans la couche d’inversion (sous l’influence d’un fort champ électrique) sont libres de se mouvoir parallèlement à la surface du canal mais leur mouvement perpendiculaire est confiné dans un puits de potentiel étroit, ou puits de confinement.

Influence de la structure des transistors sur leurs performances électriques

Règles d’échelle

Nous rappelons tout d’abord les notations utilisées dans ce manuscrit (Fig. 60.a). Pour un transistor Triple-grille, nous parlerons dans ce chapitre de ‘configuration FinFET’ si la largeur de l’aileron est faible devant sa hauteur, de ‘configuration Triple-grille’ si largeur et hauteur de l’aileron sont du même ordre de grandeur et de ‘configuration planaire’ si la largeur de l’aileron est grande devant sa hauteur (Fig. 60.b). Ce sont des notations communement utilisées. Par rapport aux procédés exposés dansle chapitre 2, ces ‘configurations’ ne dépendent pas de la présence ou non d’un masque dur.

Table des matières

Remerciements
Table des matières 
Introduction générale
Lexique des grandeurs et notations utilisées 
Abréviations et acronymes
Chapitre 1
Transistor MOS et technologie SOI:principes de fonctionnement 
1 Fonctionnement général d’un transistor à semiconducteur
1.1 Structure de bandes d’un semiconducteur
1.2 Dopage d’un semiconducteur
1.3 Les différents régimes d’une structure MOS
1.4 Le transistor MOSFET
2 Les effets de canaux courts
2.1 Les enjeux de la miniaturisation
2.2 Les effets de canaux courts
2.3 Les matériaux innovants
3 La technologie ‘silicium-sur-isolant’ (SOI)
3.1 Introduction – principe de fonctionnement
3.2 Fabrication des plaques SOI
3.3 Architectures partiellement et complètement désertées
4 Conclusions
Chapitre 2 
Les composants multigrilles 
1 Introduction
2 Dispositifs double-grille planaires
3 Dispositifs multigrilles non planaires
3.1 Transistors FinFET
3.2 Transistors Triple-grille
3.3 Transistors Π-FET et Ω-FET
3.4 Body-TiedFinFETs
3.5 Mémoires FinFlash
3.6 Optimisation de la densité d’intégration dans les transistors verticaux.
4 Dispositifs à grille enrobante – GAAFET
5 Technologie SON (Silicon-On-Nothing)
6 Dispositifs multicanaux et nanofils
6.1 Dispositifs à multicanaux
6.2 Dispositifs à nanofils
7 Autres dispositifs multigrilles
7.1 Structure en ‘T inversé’ – ITFET
7.2 Dispositifs à grilles indépendantes
8 Conclusions
Chapitre 3 
Fabrication et performances électriques des transistors réalisés
1 Fabrication d’un lot de transistors ΩFETs
1.1 Description schématique des étapes de fabrication
1.2 Description des étapes critiques
1.3 Morphologie des transistors
2 Performances électriques du lot réalisé
2.1 Courant de drain en fonction de la tension de drain ID(VD)
2.2 Courant de sortie (ION ) et courant à l’état bloqué (I OFF)
2.3 Tensions de seuil
2.4 Pente sous le seuil et DIBL
3 Conclusions
Chapitre 4 
Analyse des mécanismes physiques spécifiques aux transistors multigrilles: aspects dimensionnels et capacitifs, modélisation des effets de couplage
1 Introduction
2 Modélisation du fonctionnement d’un transistor
2.1 Equations classiques
2.2 Effets quantiques .
3 Influence de la structure des transistors sur leurs performances électriques
3.1 Règles d’échelle
3.2 Impact du nombre de grilles
3.3 Impact de la non-verticalité des flancs
3.4 Effets des résistance d’accès et des contacts
3.5 Conclusions sur le contrôle des effets de canaux courts
4 Effets tridimensionnels dans les structures Triple-grille: les effets de coins
4.1 Aspects classiques
4.2 Impact de la prise en compte des effets quantiques
5 Couplages d’interfaces dans les ΩFETs
5.1 Cas des transistors larges
5.2 Cas des transistors étroits
6 DIVSB (Drain Induced Virtual Substrate Biasing)
6.1 Effet DIVSB dans les structures Triple-grille
6.2 Modélisation analytique du DIVSB
6.3 Discussion
-9-7 Conclusions
Chapitre 5 
Mesures de mobilité dans les transistors ΩFETs – influence des plans cristallins
1 Introduction du chapitre
2 Définition de la mobilité
2.1 Concept de masse effective
2.2 Relation entre vitesse des porteurs et champ électrique
2.3 Mécanismes de dégradation de la mobilité
3 Méthodes d’extraction de la mobilité
3.1 Coefficients d’atténuation de la mobilité
3.2 Méthode du maximum de transconductance gm,max
3.3 Méthode de la fonction Y
3.4 Méthode de la dérivée seconde de l’inverse du courant de drain
3.5 Méthode Split C-V
4 Mesures de mobilité sur les transistors ΩFET
4.1 Effet de la longueur de grille
4.2 Effet de la largeur du canal
5 Mesures en température
5.1 Variation des caractéristiques avec la température
5.2 Mesures sur des transistors longs et larges
5.3 Mesures sur des transistors longs et étroits
6 Mesure du taux de balisticité
7 Conclusions
Conclusions et perspectives du manuscrit
Bibliographie de l’auteur