Architecture numérique versatile pour un terminal mobile

Le récepteur Rake, le processeur FFT et l’algorithme Cordic sont devenus des éléments très importants dans de nombreux systèmes de transmission actuels. Dans les systèmes de radio-communication CDMA (Code Division Multiple Access), la propagation est caractérisée par des atténuations et de multiples réflexions du signal. Ces phénomènes sont dus aux obstacles naturels, tels que les immeubles et les montagnes qui provoquent une propagation caractérisée par des trajets multiples. Dans un système CDMA, cette propriété est considérée comme un avantage, car une forme de diversité appelée « la diversité multi-path » peut être exploitée. L’objectif est de détecter le plus grand nombre de chemins à l’aide d’un récepteur spécifique nommé récepteur RAKE pour les combiner [4]. Par conséquent, le signal final est renforcé ce qui conduit à une amélioration du rendement. La transformée de Fourier rapide (FFT) et son inverse (IFFT) sont des algorithmes très importants dans les techniques de modulation les plus prometteurs tels que l’OFDM (Orthogonal Frequency Division Multiplexing). Actuellement, plusieurs standards de télécommunication sont basés sur l’OFDM à cause de plusieurs avantages. En effet la modulation OFDM peut éliminer le problème de l’interférence entre symboles (IES) dans le cas d’un canal à trajets multiples sans l’utilisation d’une égalisation de grande complexité. Le processeur Cordic est ainsi un algorithme nécessaire pour calculer les valeurs des fonctions élémentaires (tels que les fonctions trigonométriques et hyperboliques) avec la précision désirée, en utilisant seulement des additionneurs, soustracteurs, registres à décalage, et des constantes stockées. Dans ce chapitre, nous proposons une architecture générique et universelle capable de prendre en charge les trois fonctions: l’unité de désétalement pour le récepteur Rake, le Processeur Elémentaire (PE) pour l’algorithme FFT-SDF (Fast Fourier Transform Single path Delay Feedback) et la cellule de l’algorithme Cordic. À cette fin, nous avons identifié les similarités entre les trois architectures couramment utilisées, pour proposer un opérateur générique basé sur une structure RTL pipeline. Nous discutons à la fin de ce chapitre les comparaisons entre notre architecture proposée et d’autres cellules proposées dans la littérature.

Récepteur Rake et l’unité de dés-étalement

Le récepteur Rake correspondant à un détecteur de CDMA développé pour les trajets multiples, est en d’autres termes une radio récepteur conçue pour minimiser les effets de l’évanouissement du signal afin de contrer les effets des canaux à trajets multiples. Le récepteur Rake effectue l’opération de désétalement et peut également être considéré comme une opération de corrélation ou une opération de filtrage adapté [4]. Par conséquent, un récepteur RAKE est composé de corrélateurs (doigts), chacun d’eux recevant un trajet multiple. Après le désétalement par corrélation avec une copie locale et retardée de manière appropriée du code d’étalement de l’émetteur, les signaux sont combinés afin d’améliorer la qualité du signal combiné global et les performances. La composition matérielle de la partie en bande de base d’un système WCDMA est fournie en annexe A. De nombreuses implémentations de récepteur Rake ont été publiées au cours de ces dernières années. L’une des premières implémentations est le récepteur RAKE conventionnel [74]. Nous citons aussi le récepteur FlexRake [75] [76] et le récepteur Time Multiplexed Parallel RAKE ou «RAKE parallèle à multiplexage temporel» (TmpRAKE) [77]. Une autre architecture de récepteur RAKE baptisée CodeRAKE, a été proposée [78] [79] [80]. Cette architecture est partitionnée en fonction du nombre d’utilisateurs et du nombre de codes par utilisateur. En effet, avec cette approche de partition, nous parvenons à réduire les ressources matérielles nécessaires à son établissement, ce qui améliore l’efficacité du système. C’est pourquoi ce récepteur offre un bon compromis entre le débit et la surface par rapport à d’autres architectures. En outre, des débits plus importants peuvent être obtenus en utilisant une architecture parallèle. Ce parallélisme permet l’augmentation des cadences, en augmentant la surface, avec un rapport des débits / surfaces restant légèrement supérieur par rapport à d’autres architectures [79]. L’unité de désétalement est un élément très important dans le récepteur RAKE [75] [78] [79]. En effet, elle effectue la multiplication complexe entre les échantillons I/Q. En effet, les valeurs des deux parties (réelle et imaginaire) du code de brouillage sont égales à ±1, ainsi que la valeur de la partie réelle du code OVSF (où +1 et –1 illustrent respectivement les valeurs logiques 0 et 1). Cela signifie que ܴ௖೔ et ܴ௖೜ peuvent être soit +1 ou -1, et le résultat de la multiplication des ܴ௖೔ et ܴ௖೜ avec l’échantillon d’entrée de ೜௡௜ܦ݆ + ೔௡௜ܦ données changera le signe du signal d’entrée (ܦ ೔௡௜+ ݆ܦ೜௡௜ ) ou le laissera inchangé. Ainsi, ܦ௢௨௧೔ et ܦ௢௨௧೜ peuvent prendre l’une des valeurs suivantes: (+ܦ ೔௡௜+ ܦ೜௡௜ ), ೜௡௜ܦ − ೔௡௜ܦ+) ೜௡௜ܦ − ೔௡௜ܦ−) ,( ೜௡௜ܦ + ೔௡௜ܦ−) et) ), en fonction des valeurs des codes d’étalement et de brouillage tel que spécifié dans le tableau III.1.   conception matérielle de l’unité de désétalement. Cette unité au début calcule les parties réelle et imaginaire de l’échantillon d’entrée; puis par l’utilisation d’un additionneur, soustracteur et deux inverseurs de signe, on ajoute ou on soustrait les ensembles des résultats du calcul; enfin, les deux multiplexeurs sélectionnent les sorties par l’utilisation des codes d’embrouillage et le code OVSF. Après l’étape de désétalement, les données sont accumulées sur une période de symbole défini par Ts. En d’autres termes, cela signifie que la quantité totale de données correspondant à SF (facteur d’étalement) sera accumulée pour produire les symboles à la sortie du corrélateur. 

Proposition d’une architecture pipeline pour les deux multiplexeurs

Les principaux composants de l’unité de désétalement sont les deux multiplexeurs 4:1 (voir figure III.1.), qui sont utilisés pour la sélection de données. Leur vitesse de fonctionnement avec également les vitesses de fonctionnement des additionneurs/soustracteurs ont un effet important dans l’unité de désétalement [4]. C’est pour cette raison que nous avons proposé une nouvelle architecture pipeline pour le multiplexeur 4:1, celle ci peut atteindre une grande fréquence de fonctionnement. La figure III.2 présente notre architecture RTL pour les deux multiplexeurs 4:1 pipeline utilisée dans l’unité de désétalement [4]. L’architecture est basée sur trois multiplexeurs 2:1 et des registres (REG dans la figure III.2.) [4]. Figure. 

L’architecture

RTL pipeline d’un multiplexeur (MUX 4:1) pour l’unité de désétalement. Pour respecter strictement le tableau III.1 et fournir la sortie . La principale originalité de notre architecture pipeline proposée pour les deux multiplexeurs 4:1, est non seulement d’atteindre une grande fréquence de fonctionnement, mais aussi de renforcer les points de similarité entre l’unité de désétalement, le processeur élémentaire (PE) dans le FFT-SDF et la cellule élémentaire dans l’algorithme CORDIC (détaillées aux prochaines sous-sections) [4]. Ces points de similarité entre les différentes architectures étudiées nous permettent de définir précisément un cahier des charges concernant les caractéristiques principales de l’architecture générique à réaliser.